CY7C1565KV18-550BZXC

CY7C1565KV18-550BZXC appartiene a QDR a 72 Mbit® II+ SRAM Four-Word Burst Architecture (2.5 Cycle Read Latency) dei componenti elettronici Cypress. Il CY7C1565KV18-550BZXC è una Burst SRAM sincrona pipelined dotata di una porta di lettura e una porta di scrittura. La porta di lettura è dedicata alle operazioni di lettura e la porta di scrittura è dedicata alle operazioni di scrittura.

I dati fluiscono nella SRAM attraverso la porta di scrittura ed escono attraverso la porta di lettura. Questi dispositivi effettuano il multiplexing degli ingressi degli indirizzi per ridurre al minimo il numero di pin degli indirizzi richiesti. Disponendo di porte di lettura e scrittura separate, il QDR II+ elimina completamente la necessità di "turnaround" del bus dati ed evita qualsiasi possibile conflitto di dati, semplificando così la progettazione del sistema. Ciascun accesso consiste in quattro trasferimenti di dati a 36 bit nel caso di CY7C1565KV18-550BZXC, in due cicli di clock.

caratteristiche del prodotto

Tipo	Caratteristiche principali del prodotto
CY7C1565KV18-550BZXC	Separare le porte dati di lettura e scrittura indipendenti
	Orologio a 550 MHz per larghezza di banda elevata
	Burst di quattro parole per ridurre la frequenza del bus di indirizzi
	Disponibile con latenza del ciclo di 2,5 clock

Descrizione del prodotto

Il CY7C1565KV18 è una SRAM con pipeline sincrona da 1,8 V, dotata di architettura QDR II+. Simile all'architettura QDR II, l'architettura QDR II+ è composta da due porte separate: la porta di lettura e la porta di scrittura per accedere all'array di memoria. La porta di lettura ha uscite dati dedicate per supportare le operazioni di lettura e la porta di scrittura ha ingressi dati dedicati per supportare le operazioni di scrittura.

L'espansione della profondità si ottiene con la selezione delle porte, che consente a ciascuna porta di operare in modo indipendente. Tutti gli ingressi sincroni passano attraverso registri di ingresso controllati dai clock di ingresso K o K. Tutte le uscite dati passano attraverso registri di uscita controllati dai clock di ingresso K o K. Le scritture vengono eseguite con circuiti di scrittura sincrona auto-temporizzata su chip.